Skip to main content

2 Mai, 2024

Attendez-vous à une vague d’ordinateurs de la taille d’une puce

Attendez-vous à une vague d’ordinateurs de la taille d’une puce

La technologie de TSMC permet une version actuelle et une version plus avancée en 2027

Lors du symposium technologique nord-américain de TSMC qui s’est tenu mercredi, l’entreprise a détaillé ses feuilles de route en matière de technologie des semi-conducteurs et d’emballage des puces. Alors que la première est essentielle pour maintenir la partie traditionnelle de la loi de Moore, la seconde pourrait accélérer la tendance vers des processeurs fabriqués à partir de plus en plus de silicium, conduisant rapidement à des systèmes de la taille d’une plaquette (wafer) de silicium complète. Un tel système, la prochaine génération de tuiles d’entrainement Dojo (1) de Tesla, est déjà en production, selon TSMC. En 2027, le fondeur prévoit d’offrir une technologie pour des systèmes à l’échelle de la plaquette (wafer) plus complexes que ceux de Tesla, qui pourraient fournir une puissance de calcul 40 fois supérieure à celle des systèmes actuels.

1. La tuile d’entraînement : La tuile d’entraînement de Dojo est au cœur de la conception de Dojo. Elle est conçue pour intégrer de nombreuses puces Dojo avec une efficacité et une bande passante extrêmement élevées. La tuile d’entraînement permet une communication rapide et efficace entre les puces, ce qui permet d’obtenir des performances optimales lors de l’apprentissage automatique et de la formation de réseaux neuronaux.

Pendant des décennies, les fabricants de puces ont augmenté la densité de la logique des processeurs en réduisant la surface occupée par les transistors et la taille des interconnexions. Mais cette méthode s’essouffle depuis un certain temps. L’industrie se tourne désormais vers une technologie de packaging avancée qui permet de fabriquer un seul processeur à partir d’une plus grande quantité de silicium.

La taille d’une seule puce est limitée par le plus grand motif que les équipements de lithographie peuvent réaliser. Appelée limite du réticule (reticle limit), elle est actuellement d’environ 800 millimètres carrés. Par conséquent, si vous voulez plus de silicium dans votre GPU, vous devez le fabriquer à partir de deux matrices ou plus. La clé consiste à connecter ces puces de manière à ce que les signaux puissent aller de l’une à l’autre aussi rapidement et avec aussi peu d’énergie que s’il s’agissait d’un seul et même gros morceau de silicium.

TSMC fabrique déjà un accélérateur d’IA de la taille d’une plaquette (wafer) pour Cerebras, mais cet arrangement semble être unique et différent de ce que TSMC propose maintenant avec ce qu’elle appelle un système sur plaquette (wafer) (System-on-Chip).

En 2027, vous obtiendrez une intégration complète de la plaquette (wafer) qui fournira 40 fois plus de puissance de calcul, plus de 40 réticules de silicium et de l’espace pour plus de 60 puces de mémoire à large bande passante, prédit TSMC.

Pour Cerebras, TSMC fabrique une plaquette (wafer) remplie de réseaux identiques de noyaux d’intelligence artificielle dont la taille est inférieure à la limite des réticules. Elle connecte ces réseaux à travers les « lignes de traçage », les zones entre les matrices qui sont généralement laissées vierges, afin que la plaquette (wafer) puisse être découpée en puces. Aucun processus de fabrication de puces n’est parfait, il y a donc toujours des pièces défectueuses sur chaque plaquette (wafer). Mais Cerebras a prévu suffisamment de redondance pour que cela n’ait pas d’incidence sur l’ordinateur fini.

Toutefois, avec sa première série de systèmes sur plaquette (System-on-Wafer), TSMC propose une solution différente aux problèmes de limite de réticule et de rendement. Elle commence par des matrices logiques déjà testées afin de minimiser les défauts. (Le Dojo de Tesla contient une grille de 5 par 5 de processeurs pré-testés.) Ceux-ci sont placés sur une plaquette (wafer) porteuse, et les espaces vides entre les matrices sont remplis. Une couche d’interconnexions à haute densité est ensuite construite pour relier la logique à l’aide de la technologie de fan-out intégrée de TSMC. L’objectif est de faire en sorte que la bande passante des données entre les puces soit si élevée qu’elles se comportent effectivement comme une seule grande puce.

D’ici 2027, TSMC prévoit d’offrir une intégration à l’échelle de la plaquette (wafer) basée sur sa technologie de packaging la plus avancée, la technologie « chip-on-wafer-on-substrate » (CoWoS). Dans cette technologie, la logique pré-testée et, surtout, la mémoire à large bande passante sont fixées à un substrat de silicium qui a été doté d’interconnexions à haute densité et de connexions verticales appelées vias de silicium traversantes. Les puces logiques attachées peuvent également tirer parti de la technologie des puces en 3D de l’entreprise, appelée système sur puces intégrées (SoIC).

La version du CoWoS à l’échelle de la plaquette (wafer) est l’aboutissement logique d’une expansion de la technologie d’emballage déjà visible dans les GPU haut de gamme. Le prochain GPU de Nvidia, Blackwell, utilise la technologie CoWoS pour intégrer plus de trois tailles de réticules de silicium, y compris huit puces de mémoire à large bande passante (HBM). D’ici 2026, l’entreprise prévoit d’étendre ce chiffre à 5,5 réticules, dont 12 HBM.

Selon TSMC, cela se traduirait par une puissance de calcul plus de 3,5 fois supérieure à ce que permet sa technologie de 2023. Mais en 2027, vous pourrez obtenir une intégration complète de la tranche de silicium qui fournira 40 fois plus de puissance de calcul, plus de 40 réticules de silicium et de l’espace pour plus de 60 HBM, prédit TSMC.

Les avantages de l’échelle de la plaquette (wafer)

La version 2027 du système sur wafers ressemble quelque peu à la technologie appelée Silicon-Interconnect Fabric, ou Si-IF, développée à l’UCLA il y a plus de cinq ans. L’équipe à l’origine de SiIF comprend Puneet Gupta, professeur d’ingénierie électrique et informatique, et Subramanian Iyer, membre de l’IEEE, qui est aujourd’hui chargé de mettre en œuvre la partie relative à l’emballage de la loi américaine CHIPS.

Depuis, ils travaillent à rendre les interconnexions sur la plaquette (wafer) plus denses et à ajouter d’autres caractéristiques à la technologie. « Si l’on veut que cette technologie devienne une infrastructure à part entière, elle doit faire bien d’autres choses que de fournir une connectivité à pas fin », explique Puneet Gupta, qui est également membre de l’IEEE. « L’un des principaux problèmes de ces grands systèmes sera la fourniture d’énergie. L’équipe de l’UCLA travaille donc sur les moyens d’ajouter des condensateurs et des inductances de bonne qualité au substrat de silicium et d’intégrer des transistors de puissance au nitrure de gallium. »

La formation à l’IA est la première application évidente de la technologie à l’échelle de la plaquette (wafer), mais ce n’est pas la seule, et ce n’est peut-être même pas la meilleure, explique Rakesh Kumar, architecte informatique à l’université de l’Illinois Urbana-Champaign et membre de l’IEEE. Lors du symposium international sur l’architecture informatique qui se tiendra en juin, son équipe présentera un projet de commutateur de réseau à l’échelle de la plaquette (wafer) pour les centres de données. Selon les chercheurs, un tel système pourrait réduire le nombre de commutateurs de réseau avancés dans un très grand centre de données de 16 000 baies de 4 608 à seulement 48. Un centre de données beaucoup plus petit, à l’échelle de l’entreprise, pour 8 000 serveurs par exemple, pourrait se contenter d’un seul commutateur à l’échelle de la plaquette (wafer).

https://spectrum.ieee.org/tsmc-advanced-packaging