La forme des choses à venir : Les transistors à effet de champ à nanofeuille transmettent le courant à travers de multiples piles de silicium qui sont complètement entourées par la grille du transistor. La conception réduit les possibilités de fuite de courant et augmente la quantité de courant que l’appareil peut faire passer.
Le microprocesseur moderne est l’un des systèmes les plus complexes du monde, mais au cœur de celui-ci se trouve un dispositif très simple et que nous trouvons beau : le transistor. Il y en a des milliards dans un microprocesseur aujourd’hui, et ils sont presque tous identiques. L’amélioration des performances et l’augmentation de la densité de ces transistors est donc le moyen le plus simple d’améliorer le fonctionnement des microprocesseurs – et des ordinateurs qu’ils alimentent.
C’est la prémisse de la loi de Moore, même maintenant que c’est (presque) fini. Voyez-vous, fabriquer des transistors plus petits et meilleurs pour les microprocesseurs devient de plus en plus difficile, sans parler de leur coût fantastique. Seuls Intel, Samsung et Taiwan Semiconductor Manufacturing Co. (TSMC) sont équipés pour réussir à cette frontière de la miniaturisation. Ils fabriquent tous des circuits intégrés à l’équivalent de ce qu’on appelle le nœud à 7 nanomètres. Ce nom, vestige des débuts de la loi de Moore, n’a plus de signification physique claire, mais il reflète néanmoins le degré de miniaturisation des caractéristiques et des dispositifs sur un circuit intégré.
À l’heure actuelle, 7 nm est à la pointe du progrès, mais Samsung et TSMC ont annoncé en avril qu’ils commençaient à se déplacer vers le nœud suivant, 5 nm. Samsung a annoncé quelques nouvelles supplémentaires : Il a décidé que le type de transistor que l’industrie avait utilisé pendant près d’une décennie a fait son temps. Pour le nœud suivant, 3 nm, qui devrait entrer en production limitée vers 2020, il travaille sur un tout nouveau design.
Cette conception de transistor est connue sous divers noms – gate-all-around, multibridge channel, nanobeam, soit porte tout autour, canal multi-ponts, nanofaisceau – mais dans les cercles de recherche, elle s’appelle aussi la nanofeuille ou nanoleaf en anglais. Le nom n’est pas très important. Ce qui est important, c’est que cette conception n’est pas seulement le prochain transistor pour les puces logiques, c’est peut-être la dernière. Il y aura sûrement des variations sur le thème, mais à partir de maintenant, il s’agit probablement de nanofeuilles.
Bien que la forme et les matériaux aient changé, le transistor à effet de champ à semi-conducteur à oxyde métallique, ou MOSFET – le type de transistor utilisé dans les microprocesseurs – a inclus les mêmes structures de base depuis son invention en 1959 : l’empilement de grille, la région de canal, l’électrode source et l’électrode de drain. Dans sa forme originale, la source, le drain et le canal sont essentiellement des régions de silicium qui sont dopées avec des atomes d’autres éléments pour produire soit une région avec une abondance de charge négative mobile (type n) ou une région avec une abondance de charge positive mobile (type p). Vous avez besoin des deux types de transistors pour la technologie CMOS qui compose les puces informatiques d’aujourd’hui.
L’empilement de grille MOSFET est située juste au-dessus de la région du canal. Aujourd’hui, l’empilement de grille est faite de métal (pour l’électrode de grille) sur une couche de matériau diélectrique. La combinaison est conçue pour projeter un champ électrique dans la région du canal du transistor tout en empêchant la charge de s’échapper.
L’application d’une tension suffisante à la grille (par rapport à la source) crée une couche de porteurs de charge mobiles près de l’interface entre le diélectrique et le silicium. Une fois que cette couche relie complètement la travée de la source au drain, le courant peut circuler. Réduire la tension de grille à près de zéro devrait comprimer cette voie conductrice.
Bien sûr, pour que le courant circule dans le canal de la source au drain, il faut d’abord qu’il soit traversé par une tension. Comme les structures des transistors devenaient de plus en plus petites, les effets de cette tension ont finalement conduit au plus grand changement de forme de l’histoire des transistors.
C’est parce que la tension source-drain peut créer sa propre région conductrice entre les électrodes. Au fur et à mesure que la zone des canaux devenait de plus en plus courte avec chaque nouvelle génération de transistors, l’influence de la tension de drain s’amplifiait. La charge s’infiltrait à travers, s’esquivant sous la région près de la porte d’embarquement. Le résultat était un transistor qui n’était jamais complètement éteint, gaspillant de l’énergie et générant de la chaleur.
Pour bloquer le flux de charge indésirable, il a fallu amincir la zone du canal, ce qui a restreint le passage de la charge à travers le canal. Et la porte devait entourer le canal de plus de côtés. C’est ainsi qu’est né le transistor d’aujourd’hui, le FinFET. Il s’agit d’une conception dans laquelle la région du canal est essentiellement inclinée vers le haut sur le côté pour former une fine ailette de silicium entre la source et le drain, offrant un passage plus large pour le passage du courant. La grille et le diélectrique sont ensuite drapés sur l’ailette, l’entourant sur trois côtés au lieu d’un seul.
Évolution du FET
Depuis son introduction en 1959, le transistor à effet de champ a été principalement intégré dans le plan du silicium. Mais afin de mieux contrôler les fuites de courant, il a pris la forme d’une ailette saillante et va maintenant devenir des feuilles empilées.
Illustration montrant l’évolution du FET.
Le FinFET a sans aucun doute été un grand succès. Bien qu’il ait été inventé plus de dix ans plus tôt, le FinFET a été commercialisé pour la première fois en 2011 pour un nœud de 22 nm par Intel, puis par Samsung, TSMC et d’autres. Depuis lors, c’est le cheval de bataille de la logique silicium de pointe dans ces dernières étapes de la mise à l’échelle de la loi de Moore. Mais toutes les bonnes choses ont une fin.
Avec le nœud de 3 nm, les FinFET ne sont pas à la hauteur de la tâche. Nous l’avons vu venir sous une forme ou une autre il y a plus d’une décennie, comme d’autres l’ont vu.
Aussi excellent soit-il, le FinFET a ses problèmes. D’une part, il a introduit une limitation de conception qui n’était pas un facteur pour l’ancien transistor « planaire ». Pour voir le problème, vous devez comprendre qu’il y a toujours un compromis entre la vitesse, la consommation d’énergie, la complexité de fabrication et le coût d’un transistor. Et ce compromis a beaucoup à voir avec la largeur du canal, que l’on appelle Weff dans les cercles de conception d’appareils. Plus de largeur signifie que vous pouvez conduire plus de courant et allumer et éteindre un transistor plus rapidement. Mais elle exige aussi un processus de fabrication plus compliqué et plus coûteux.
Dans un dispositif planaire, vous pouvez faire ce compromis en ajustant simplement la géométrie du canal. Mais les ailettes n’offrent pas autant de flexibilité. Les interconnexions métalliques qui relient les transistors pour former des circuits sont construites en couches au-dessus des transistors eux-mêmes. Pour cette raison, les ailettes des transistors ne peuvent pas vraiment varier beaucoup en hauteur – équivalant à la largeur dans les conceptions planes – sans interférer avec les couches d’interconnexion. Aujourd’hui, les concepteurs de puces contournent ce problème en fabriquant des transistors individuels à ailettes multiples.
Un autre inconvénient du FinFET est que sa porte entoure l’ailette rectangulaire en silicium sur seulement trois côtés, laissant le côté inférieur connecté au corps du silicium. Cela permet à un certain courant de fuite de circuler lorsque le transistor est éteint. Selon de nombreux chercheurs, pour obtenir le contrôle ultime de la région du chenal, la porte devait l’entourer complètement.
Les chercheurs ont mené cette idée à sa conclusion logique depuis au moins 1990. Cette année-là, les chercheurs ont signalé le premier dispositif en silicium avec une porte qui entoure complètement la région du canal. Depuis, une génération de chercheurs a travaillé sur ce que l’on appelle des dispositifs » portes ouvertes « . En 2003, les chercheurs qui cherchaient à réduire au minimum les fuites ont transformé la région du chenal en un nanofil étroit qui relie la source et le drain et qui est entouré de tous côtés par la barrière.
Alors, pourquoi les nanofils à grille et tout autour ne constituent-ils pas la base du plus récent transistor ? Encore une fois, c’est une question de largeur de canal. Un fil étroit donne peu d’occasions aux électrons de s’échapper, maintenant ainsi le transistor éteint alors qu’il devrait l’être. Mais il offre également peu de place pour que les électrons puissent circuler lorsque le transistor est sous tension, ce qui limite le courant et ralentit la commutation.
Vous pouvez obtenir plus de Weff, et donc de courant, en empilant des nanofils les uns sur les autres. Et les ingénieurs de Samsung ont dévoilé une version de cette configuration en 2004, appelée FET multibridge channel. Mais il avait plusieurs limites. D’une part, comme l’ailette du FinFET, la pile ne peut pas être trop haute ou elle interférera avec la couche d’interconnexion. D’autre part, chaque nanofil supplémentaire ajoute à la capacité de l’appareil, ralentissant la vitesse de commutation du transistor. Enfin, en raison de la complexité de la fabrication de nanofils très étroits, ils finissent souvent par être rugueux sur les bords. Cette rugosité de surface peut entraver la vitesse des porteurs de charge.
En 2006, des ingénieurs travaillant avec le CEA-Leti, en France, ont présenté une meilleure idée. Au lieu d’utiliser une pile de nanofils pour relier la source et le drain, ils ont utilisé une pile de fines feuilles de silicium. L’idée était d’augmenter la largeur du canal d’un transistor plus petit, tout en maintenant un contrôle serré du courant de fuite, et de fournir ainsi un dispositif plus performant et moins puissant. Et ça marche : IBM Research a poussé le concept plus loin en 2017, montrant qu’un transistor fait de nanosheets empilés offrait en fait plus de Weff qu’un FinFET qui occupe la même quantité de surface de puce.
Mais la conception de la nanofeuille offre un avantage supplémentaire : elle restaure la flexibilité perdue lors de la transition vers les FinFETs. Les tôles peuvent être larges pour augmenter le courant ou étroites pour limiter la consommation d’énergie. IBM Research les a fabriqués en piles de trois avec des tailles allant de 8 à 50 nm de diamètre.
Comment fabriquer des nanofeuilles
Des couches sacrificielles, des décapants chimiques sélectifs et une technologie de dépôt avancée et atomiquement précise sont nécessaires pour fabriquer des nano-feuilles.
Illustration montrant comment faire des nanofeuilles.
Comment fabrique-t-on un transistor à nanofeuilles ? Cela peut sembler un défi de taille, si l’on considère que la plupart des procédés de fabrication de semi-conducteurs coupent directement à partir du sommet du silicium ou se remplissent directement à partir de la surface exposée. Les nanofeuilles doivent enlever le matériau entre les couches d’autres matériaux et remplir les espaces avec du métal et du diélectrique.
L’astuce principale consiste à construire ce qu’on appelle un super-maillage – un cristal périodique en couches de deux matériaux. Dans ce cas, c’est du silicium et du silicium germanium. Les chercheurs ont réalisé des super-maillages de 19 couches, mais les contraintes mécaniques impliquées, ainsi que les capacités, rendent l’utilisation de ce nombre de couches peu judicieuse. Une fois le nombre approprié de couches cultivées, nous utilisons un produit chimique qui attaque sélectivement le silicium germanium mais ne fait rien au silicium, ne laissant que les nanofeuilles de silicium en suspension comme ponts entre la source et le drain. Ce n’est pas une idée nouvelle, les ingénieurs de France Télécom et de STMicroelectronics l’ont utilisée il y a 20 ans dans des transistors expérimentaux « silicium sur rien » (silicon-on-nothing), des dispositifs qui essayaient de limiter les effets de canal court en enfouissant une couche d’air sous la zone du canal du transistor.
Une fois que vous avez construit les régions de canaux de nanofeuilles de silicium, il s’agit de remplir les vides, d’entourer les canaux d’abord avec du diélectrique et ensuite avec du métal pour former l’empilage de grille. Ces deux étapes sont réalisées grâce à un procédé appelé dépôt de couche atomique, introduit dans la fabrication des semi-conducteurs il y a un peu plus d’une décennie seulement. Dans ce processus, un produit chimique gazeux s’adsorbe sur les surfaces exposées de la puce, même sur la face inférieure de la nano-feuille, pour former une seule couche. Un second produit chimique est ensuite ajouté, réagissant avec le premier pour laisser une couche à l’échelle atomique du matériau nécessaire, tel que le dioxyde d’hafnium diélectrique. Le procédé est si précis que l’épaisseur du matériau déposé peut être contrôlée jusqu’à une seule couche atomique.
L’une des choses étonnantes à propos de la conception de la nanofeuille est qu’elle peut étendre la loi de Moore à un point tel qu’elle dure plus longtemps que l’utilisation du silicium dans le canal. Dans une large mesure, ce qui est en jeu ici, c’est la chaleur.
La densité des transistors continue d’augmenter avec chaque nœud technologique. Mais la quantité de chaleur qu’un circuit intégré peut raisonnablement évacuer – la densité de puissance – a été bloquée à environ 100 watts par centimètre carré pendant une décennie. Les fabricants de puces se sont donnés beaucoup de mal pour ne pas dépasser cette limite fondamentale. Pour limiter la chaleur, les fréquences d’horloge ne dépassent pas 4 gigahertz. Et l’industrie des processeurs s’est tournée vers les conceptions multicœurs, raisonnant correctement que plusieurs cœurs de processeurs plus lents pouvaient faire le même travail qu’un seul processeur rapide tout en générant moins de chaleur. Si nous voulons un jour être en mesure d’augmenter à nouveau la vitesse de l’horloge, nous aurons besoin de transistors plus économes en énergie que le silicium seul ne peut le faire.
Une solution potentielle consiste à introduire de nouveaux matériaux dans la région du canal, comme le germanium ou des semi-conducteurs composés d’éléments des colonnes III et V du tableau périodique, comme l’arséniure de gallium. Les électrons peuvent se déplacer plus de 10 fois plus vite dans certains de ces semi-conducteurs, ce qui permet aux transistors fabriqués à partir de ces matériaux de se déplacer plus rapidement. Plus important encore, parce que les électrons se déplacent plus rapidement, vous pouvez faire fonctionner l’appareil à une tension plus basse, ce qui entraîne une plus grande efficacité énergétique et moins de production de chaleur.
Les nanofeuilles empilées sont également très prometteuses pour les semi-conducteurs composés, comme l’arséniure d’indium et de gallium[ci-dessus], et pour les substituts du silicium comme le germanium.
Image : Université Purdue
Une forêt de Nanofeuilles : Les nanofeuilles empilées sont également très prometteuses pour les semi-conducteurs composés, comme l’arséniure d’indium et de gallium[ci-dessus], et pour les substituts du silicium comme le germanium.
En 2012, inspirés par des travaux antérieurs sur les transistors nanofils et les structures à super-réseaux, des dispositifs à trois nanostructures ont été fabriqués en utilisant de l’arséniure d’indium gallium, un semi-conducteur III-V. Les résultats ont été meilleurs que prévu. Ce transistor à nanofeuilles permettait des courants de 9000 microampères pour chaque micromètre de largeur de canal. C’est environ trois fois mieux que les meilleurs MOSFET InGaAs planaires actuels. Les performances de l’appareil sont encore loin de la limite de ce que de tels transistors pourraient fournir si le procédé de fabrication était encore amélioré. Il est possible d’augmenter les performances d’un facteur 10 ou plus en empilant plus de nanofeuilles. (Des chercheurs de HRL Laboratories, à Malibu, en Californie, travaillent actuellement sur des piles de dizaines de nanofeuilles pour développer des dispositifs d’alimentation en nitrure de gallium.) C’est pourquoi nous croyons que cette stratégie est si importante pour l’avenir des circuits intégrés à haute vitesse et à haut rendement énergétique.
Et l’InGaAs n’est pas la seule option pour les futurs transistors à nanofeuilles. Les chercheurs explorent également d’autres semi-conducteurs porteurs de charges à haute mobilité, comme le germanium, l’arséniure d’indium et l’antimoniure de gallium. Par exemple, des chercheurs de l’Université nationale de Singapour ont récemment construit un circuit intégré CMOS complet utilisant une combinaison de transistors de type n en arséniure d’indium et de transistors de type p en antimoniure de gallium. Mais une solution potentiellement plus simple est d’utiliser du germanium dopé, car les vitesses des électrons et des porteurs de charges positives (trous) qui le traversent sont très rapides. Toutefois, le germanium présente encore des problèmes de processus de fabrication et de fiabilité. L’industrie pourrait donc commencer par faire la moitié du chemin, en utilisant du silicium-germanium comme matériau de canal.
Dans l’ensemble, l’empilement de nanofeuilles semble être la meilleure façon possible de construire les futurs transistors. Les fabricants de puces ont déjà suffisamment confiance en cette technologie pour l’inscrire sur leurs feuilles de route dans un avenir très proche. Et avec l’intégration de matériaux semi-conducteurs à haute mobilité, les transistors à nanofeuilles pourraient bien nous mener aussi loin que n’importe qui peut maintenant le prévoir dans le futur.
