Méthode d'empilement de puces 3D créée pour surmonter les limitations traditionnelles des semi-conducteurs
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Une nouvelle technologie d'alimentation électrique pour puces intégrées en 3D a été développée en utilisant une architecture informatique empilée en trois dimensions composée d'unités de traitement placées directement au-dessus de piles de mémoire vive dynamique.
Pour y parvenir, les chercheurs ont développé des technologies clés faisant appel à des techniques de collage précises et rapides, ainsi qu'à la technologie adhésive. Ces nouvelles technologies peuvent contribuer à répondre aux exigences des applications de calcul haute performance, qui requièrent à la fois une bande passante mémoire élevée et une faible consommation d'énergie, avec un bruit d'alimentation réduit.
Des simples appareils électroménagers comme les téléviseurs aux ordinateurs portables et aux montres connectées, les appareils électroniques ont transformé notre quotidien. Les progrès des technologies de fabrication des semi-conducteurs et des procédés de packaging des puces ont joué un rôle central dans la croissance fulgurante de ces appareils électroniques. Cependant, à l'ère de l'intelligence artificielle (IA) et du calcul haute performance , le besoin de processeurs plus rapides et plus économes en énergie reste insatisfait.
Les approches traditionnelles de type « système en boîtier » (SiP), où les puces semi-conductrices sont disposées dans un plan bidimensionnel (2D) à l'aide de billes de soudure, présentent des limites de taille, justifiant le développement de nouvelles technologies d'intégration de puces. Dans ce contexte, une équipe de chercheurs de l'Institut des sciences de Tokyo (Science Tokyo), au Japon, a conceptualisé une approche innovante d'intégration de puces 2,5D/3D appelée BBCube. De plus, pour favoriser la mise en œuvre pratique de BBCube, ils ont développé trois technologies clés.
Les résultats de leurs recherches ont récemment été présentés lors de la 75e conférence IEEE sur les composants électroniques et la technologie (ECTC) , qui s'est tenue du 27 au 30 mai 2025.
L'équipe de recherche, composée des professeurs spécialement nommés Norio Chujo, Takayuki Ohba et d'autres scientifiques de l'unité d'intégration hétérogène et fonctionnelle WOW Alliance de l'Institut de recherche intégrée de l'Institut des sciences de Tokyo (Science Tokyo), au Japon, a initialement développé un processus de puce sur plaquette face vers le bas (COW) pour contourner les limites de l'utilisation d'interconnexions de soudure.
En utilisant la technologie à jet d'encre et une méthode de revêtement adhésif sélectif, ils ont réalisé avec succès le collage séquentiel de différentes tailles de puces sur une plaquette gaufrée de 300 mm avec un espacement puce à puce étroit de 10 μm et un temps de chargement de montage minimal de moins de 10 millisecondes.
Expliquant le processus précis COW, Norio Chujo commente : « Plus de 30 000 puces de différentes tailles ont été fabriquées sur la plaquette gaufrée, obtenant une vitesse de liaison améliorée sans aucun échec de détachement de puce. »
Pour mettre en œuvre ce procédé COW précis et rapide, les chercheurs se sont attachés à résoudre les problèmes de stabilité thermique susceptibles d'affecter l'empilement multiniveau de plaquettes ultra-minces. En concevant soigneusement les propriétés chimiques , ils ont développé un nouveau matériau adhésif, appelé DPAS300, utilisable aussi bien en COW qu'en plaquettes sur plaquettes. Ce nouvel adhésif, composé d'une structure hybride organique-inorganique, a montré une adhérence et une résistance à la chaleur appréciables lors d'études expérimentales.
Enfin, pour obtenir une bande passante mémoire élevée et améliorer l'intégrité énergétique du BBCube, les scientifiques ont utilisé une architecture 3D xPU-on-DRAM renforcée par une nouvelle autoroute de distribution d'énergie. Cette architecture comprenait l'intégration de condensateurs entre le xPU et la DRAM, la mise en œuvre de couches de redistribution sur la plaquette et le placement de vias traversants en silicium dans les voies de la plaquette et les lignes de découpe de la DRAM.
« Ces innovations ont réduit l'énergie nécessaire à la transmission des données d'un cinquième à un vingtième de celle des systèmes conventionnels, tout en supprimant le bruit de l'alimentation électrique à moins de 50 mV », déclare Chujo, soulignant les avantages de l'architecture informatique empilée 3D.
Prises ensemble, les technologies d’intégration de puces développées par les chercheurs de Science Tokyo ont le potentiel de transformer les architectures informatiques de nouvelle génération.
| Plus d'informations : BBCube 3D : intégration hétérogène entièrement verticale de DRAM et de xPU à l'aide d'une nouvelle autoroute de distribution d'énergie |
https://techxplore.com/news/2025-06-3d-chip-stacking-method-traditional.html