Les futures puces seront plus chaudes que jamais
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Depuis plus de 50 ans , poussés par l'apparente inéluctabilité de la loi de Moore , les ingénieurs ont réussi à doubler le nombre de transistors qu'ils peuvent intégrer dans la même zone tous les deux ans. Mais alors que l'industrie cherchait à améliorer la densité logique, un effet secondaire indésirable est devenu plus important : la chaleur.
Dans un système sur puce (SoC) comme les processeurs et les GPU actuels, la température affecte les performances, la consommation d'énergie et l'efficacité énergétique. À terme, une chaleur excessive peut ralentir la propagation des signaux critiques dans un processeur et entraîner une dégradation permanente des performances de la puce. Elle provoque également une fuite de courant accrue au niveau des transistors, gaspillant ainsi de l'énergie. Cette consommation accrue nuit à l'efficacité énergétique de la puce, car les mêmes tâches nécessitent toujours plus d'énergie.
La racine du problème réside dans la fin d'une autre loi : la loi de Dennard . Cette loi stipule que lorsque les dimensions linéaires des transistors diminuent, la tension devrait diminuer de sorte que la consommation électrique totale pour une surface donnée reste constante. La loi de Dennard a effectivement pris fin au milieu des années 2000, à un moment où toute réduction supplémentaire de tension était impossible sans compromettre la fonctionnalité globale des transistors. Par conséquent, alors que la densité des circuits logiques continuait de croître, la densité de puissance suivait le même chemin, générant de la chaleur comme sous-produit.
À mesure que les puces deviennent de plus en plus compactes et puissantes, une dissipation thermique efficace sera cruciale pour maintenir leurs performances et leur longévité. Pour garantir cette efficacité, nous avons besoin d'un outil capable de prédire comment les nouvelles technologies des semi-conducteurs (processus de fabrication des transistors, des interconnexions et des cellules logiques) modifient la production et l'évacuation de la chaleur. Des collègues chercheurs à l'Imec ont développé cet outil. Leur cadre de simulation utilise des outils d'automatisation de la conception électronique (EDA) open source et standard de l’industrie, complétés par notre ensemble d'outils internes, pour explorer rapidement l'interaction entre la technologie des semi-conducteurs et les systèmes qui l'utilisent.
Les résultats obtenus jusqu'à présent sont inéluctables : le défi thermique s'accroît à chaque nouveau nœud technologique, et nous aurons besoin de nouvelles solutions, notamment de nouvelles façons de concevoir des puces et des systèmes, si nous voulons espérer qu'ils seront capables de gérer la chaleur.
Les limites du refroidissement
Traditionnellement, un SoC est refroidi par soufflage d'air sur un dissipateur thermique intégré à son boîtier. Certains centres de données ont commencé à utiliser des liquides, car ils absorbent davantage de chaleur que le gaz. Les liquides de refroidissement – généralement de l'eau ou un mélange à base d'eau – pourraient convenir aux puces hautes performances de dernière génération, comme les nouveaux GPU IA de Nvidia , qui consommeraient jusqu'à 1 000 watts. Mais ni les ventilateurs ni les refroidisseurs liquides ne seront à la hauteur des technologies à nœuds plus petits qui seront bientôt disponibles.
La chaleur suit un chemin complexe lorsqu'elle est évacuée d'une puce, mais 95 % de celle-ci sort par le dissipateur thermique .
Prenons l'exemple des transistors à nanofeuilles et des transistors à effet de champ complémentaires (CFET) . Les principaux fabricants de puces électroniques se tournent déjà vers des dispositifs à nanofeuilles, qui remplacent l'ailette des transistors à effet de champ à ailettes actuels par un empilement de feuilles horizontales de semi-conducteurs. Les CFET poussent cette architecture à l'extrême, en empilant verticalement davantage de feuilles et en les divisant en deux dispositifs, plaçant ainsi deux transistors dans un encombrement à peu près identique à celui d'un seul. Les experts prévoient que l' industrie des semi-conducteurs introduire les CFET dans les années 2030.
Dans leurs travaux, les chercheurs ont étudié une future version du nanofeuillet, appelée A10 (désignant un nœud de 10 angströms, soit 1 nanomètre), ainsi qu'une version du CFET, appelée A5, qui, selon Imec, devrait apparaître deux générations après l'A10. Les simulations de nos tests ont montré que la densité de puissance du nœud A5 est de 12 à 15 % supérieure à celle du nœud A10. Cette densité accrue entraînera une augmentation de température prévue de 9 °C pour la même tension de fonctionnement.
Les transistors à effet de champ complémentaires empileront des transistors à nanofeuillets les uns sur les autres, augmentant ainsi la densité et la température. Pour fonctionner à la même température que les transistors à nanofeuillets (nœud A10), les CFET (nœud A5) devront fonctionner à une tension réduite.
Neuf degrés peuvent paraître peu. Mais dans un centre de données, où des centaines de milliers, voire des millions de puces sont regroupées, cela peut faire toute la différence entre un fonctionnement stable et un emballement thermique – cette redoutable boucle de rétroaction où la hausse de la température augmente la puissance de fuite, qui augmente à son tour la température, et ainsi de suite, jusqu'à ce que les mécanismes de sécurité doivent finalement arrêter le matériel pour éviter des dommages permanents.
Les chercheurs explorent des alternatives avancées au refroidissement liquide et à air, susceptibles de contribuer à atténuer ce type de chaleur extrême. Le refroidissement microfluidique, par exemple, utilise de minuscules canaux gravés dans une puce pour faire circuler un liquide de refroidissement à l'intérieur du dispositif. D'autres approches incluent le jet impingement, qui consiste à pulvériser un gaz ou un liquide à grande vitesse sur la surface de la puce, et le refroidissement par immersion, qui consiste à plonger l'intégralité du circuit imprimé dans le bain de refroidissement.
Mais même si ces nouvelles techniques entrent en jeu, se fier uniquement aux refroidisseurs pour évacuer la chaleur supplémentaire sera probablement peu pratique. C'est particulièrement vrai pour les systèmes mobiles, limités par la taille, le poids, la puissance de la batterie et la nécessité de ne pas surchauffer leurs utilisateurs. Les centres de données, quant à eux, sont confrontés à une contrainte différente : le refroidissement représentant une dépense d'infrastructure à l'échelle du bâtiment, il serait trop coûteux et trop perturbant de mettre à jour le système de refroidissement à chaque arrivée d'une nouvelle puce.
Performance versus chaleur
Heureusement, la technologie de refroidissement n'est pas le seul moyen d'empêcher les frites de griller. Diverses solutions système permettent de contrôler la chaleur en s'adaptant dynamiquement aux variations des conditions thermiques.
Une approche consiste à placer des capteurs thermiques autour d'une puce. Lorsque ces capteurs détectent une augmentation inquiétante de la température, ils signalent une réduction de la tension et de la fréquence de fonctionnement, et donc de la consommation d'énergie, pour contrer la surchauffe. Mais si ce système résout les problèmes thermiques, il peut affecter sensiblement les performances de la puce. Par exemple, la puce risque de mal fonctionner dans des environnements chauds, comme peut en témoigner quiconque a déjà laissé son smartphone au soleil.
Une autre approche, appelée sprint thermique, est particulièrement utile pour les processeurs multicœurs des centres de données. Elle consiste à faire fonctionner un cœur jusqu'à ce qu'il surchauffe, puis à transférer les opérations vers un second cœur pendant que le premier refroidit. Ce processus optimise les performances d'un thread, mais peut entraîner des retards lorsque le travail doit migrer entre plusieurs cœurs pour des tâches plus longues. Le sprint thermique réduit également le débit global d'une puce, car une partie de celle-ci sera toujours désactivée pendant son refroidissement.
Les solutions système nécessitent donc un équilibre délicat entre chaleur et performances. Pour les appliquer efficacement, les concepteurs de SoC doivent avoir une compréhension approfondie de la répartition de la puissance sur une puce, de l'emplacement des points chauds, de l'emplacement des capteurs et du moment où ils doivent déclencher une réduction de tension ou de fréquence, ainsi que du temps nécessaire au refroidissement des composants de la puce. Cependant, même les meilleurs concepteurs de puces devront bientôt faire preuve de plus de créativité pour gérer la chaleur.
Utiliser le dos d'une puce
Une piste prometteuse consiste à ajouter de nouvelles fonctions à la face inférieure, ou face arrière, d'une plaquette. Cette stratégie vise principalement à améliorer la distribution d'énergie et les performances de calcul. Mais elle pourrait également contribuer à résoudre certains problèmes de surchauffe.
Les nouvelles technologies permettent de réduire la tension nécessaire à un processeur multicœur afin que la puce maintienne une tension minimale tout en fonctionnant à une fréquence acceptable. Un réseau d'alimentation arrière permet cela en réduisant la résistance. Les condensateurs arrière réduisent les pertes de tension transitoires. Les régulateurs de tension intégrés arrière permettent à différents cœurs de fonctionner à différentes tensions minimales selon les besoins.
L'Imec prévoit plusieurs technologies de face arrière qui pourraient permettre aux puces de fonctionner à des tensions plus basses, réduisant ainsi la quantité de chaleur générée. La première technologie sur la feuille de route est le réseau d'alimentation arrière (BSPDN : backside power-delivery network), qui fait exactement ce que son nom indique : il déplace les lignes électriques de l'avant vers l'arrière de la puce. Toutes les fonderies CMOS avancées prévoient de proposer des BSPDN d'ici fin 2026. Les premières démonstrations montrent qu'ils réduisent la résistance en rapprochant l'alimentation des transistors. Une résistance moindre entraîne une perte de tension moindre, ce qui signifie que la puce peut fonctionner à une tension d'entrée réduite. Et lorsque la tension diminue, la densité de puissance diminue, et donc la température.
En modifiant les matériaux présents sur le trajet d'évacuation de la chaleur, la technologie d'alimentation par l'arrière pourrait rendre les points chauds des puces encore plus chauds .
Après les BSPDN, les fabricants commenceront probablement à ajouter des condensateurs à forte capacité de stockage d'énergie en face arrière. Les fortes variations de tension causées par l'inductance du circuit imprimé et du boîtier de la puce peuvent être particulièrement problématiques dans les SoC hautes performances. Les condensateurs en face arrière devraient résoudre ce problème, car leur proximité avec les transistors leur permet d'absorber plus rapidement les pics et fluctuations de tension. Cette configuration permettrait ainsi aux puces de fonctionner à une tension et une température encore plus basses qu'avec les BSPDN seuls.
Enfin, les fabricants de puces introduiront des circuits régulateurs de tension intégrés (IVR) en face arrière. Cette technologie vise à réduire encore davantage les besoins en tension d'une puce grâce à un réglage plus fin. Un SoC pour smartphone, par exemple, comporte généralement huit cœurs de calcul ou plus, mais la puce ne dispose pas de suffisamment d'espace pour que chacun d'eux dispose de son propre régulateur de tension. Un régulateur externe gère généralement la tension des quatre cœurs ensemble, qu'ils soient ou non soumis à la même charge de calcul. Les IVR, quant à eux, géreraient chaque cœur individuellement via un circuit dédié, améliorant ainsi l'efficacité énergétique. Leur positionnement à l'arrière permettrait de gagner un espace précieux en face avant.
L'impact des technologies backside sur la gestion thermique reste encore flou ; des démonstrations et des simulations sont nécessaires pour en mesurer les effets. L'ajout de nouvelles technologies augmente souvent la densité de puissance, et les concepteurs de puces devront tenir compte des conséquences thermiques. Par exemple, en plaçant des IVR backside, les problèmes thermiques seront-ils améliorés si les IVR sont répartis uniformément ou concentrés dans des zones spécifiques, comme le centre de chaque cœur et le cache mémoire ?
Des chercheurs ont récemment démontré que l'alimentation par la face arrière peut engendrer de nouveaux problèmes thermiques, même si elle en résout d'anciens. La cause en est la couche de silicium extrêmement fine qui subsiste lors de la création des BSPDN. Dans une conception face avant, le substrat de silicium peut atteindre 750 micromètres d'épaisseur. Le silicium étant un excellent conducteur thermique, cette couche relativement volumineuse permet de contrôler les points chauds en répartissant la chaleur des transistors latéralement. L'ajout de technologies face arrière nécessite cependant d'amincir le substrat à environ 1 µm pour permettre l'accès aux transistors par l'arrière. Pris en sandwich entre deux couches de fils et d'isolants, ce mince substrat de silicium ne peut plus efficacement évacuer la chaleur vers les côtés. Par conséquent, la chaleur des transistors hyperactifs peut être piégée localement et refoulée vers le haut, en direction du refroidisseur, aggravant ainsi les points chauds.
Leur simulation d'un SoC de serveur à 80 cœurs a révélé que les BSPDN peuvent augmenter la température des points chauds jusqu'à 14 °C. Des ajustements de conception et de technologie, comme l'augmentation de la densité du métal à l'arrière, peuvent améliorer la situation, mais des stratégies d'atténuation supplémentaires seront nécessaires pour l'éviter complètement.
Préparation au « CMOS 2.0 »
Les BSPDN font partie d'un nouveau paradigme de technologie logique silicium qu'Imec appelle CMOS 2.0. Cette ère émergente verra également apparaître des architectures de transistors avancées et des couches logiques spécialisées. L'objectif principal de ces technologies est d'optimiser les performances et l'efficacité énergétique des puces , mais elles pourraient également offrir des avantages thermiques, notamment une meilleure dissipation thermique.
Dans les puces CMOS actuelles, un seul transistor transmet les signaux aux composants proches et éloignés, ce qui entraîne des inefficacités. Mais que se passerait-il avec deux couches de commande ? L'une gérerait les fils longs et protégerait ces connexions avec des transistors spécialisés ; l'autre ne gérerait que les connexions inférieures à 10 µm. Optimisés pour les connexions courtes, les transistors de cette seconde couche pourraient fonctionner à une tension plus faible, ce qui réduirait la densité de puissance. L'ampleur de cette réduction reste cependant incertaine.
À l'avenir, les composants des puces seront fabriqués sur leurs propres plaquettes de silicium, selon un procédé technologique adapté à chaque cas. Ils seront ensuite empilés en 3D pour former des systèmes sur puce (SoC) plus performants que ceux construits avec un seul procédé technologique. Cependant, les ingénieurs devront examiner attentivement la façon dont la chaleur circule à travers ces nouvelles structures 3D .
Il est clair que la résolution du problème thermique de l'industrie nécessitera un effort interdisciplinaire. Il est peu probable qu'une seule technologie – qu'il s'agisse de matériaux d'interface thermique, de transistors, de systèmes de contrôle système, de packaging ou de refroidisseurs – puisse résoudre les problèmes thermiques des futures puces. Nous aurons besoin de toutes. Et grâce à de bons outils de simulation et d'analyse, nous pouvons commencer à comprendre dans quelle mesure chaque approche doit être appliquée et dans quel délai. Bien que les avantages thermiques des technologies CMOS 2.0 – notamment la fonctionnalisation de la face arrière et la logique spécialisée – semblent prometteurs, nous devrons confirmer ces premières projections et en étudier attentivement les implications. Concernant les technologies de face arrière, par exemple, nous devrons savoir précisément comment elles modifient la production et la dissipation de chaleur, et si cela crée plus de nouveaux problèmes qu'il n'en résout.
Les concepteurs de puces pourraient être tentés d'adopter de nouvelles technologies de semi-conducteurs, en partant du principe que les problèmes de surchauffe imprévus pourront être traités ultérieurement par logiciel. C'est peut-être vrai, mais seulement dans une certaine mesure. S'appuyer trop fortement sur des solutions logicielles aurait un impact négatif sur les performances d'une puce, car ces solutions sont intrinsèquement imprécises. La correction d'un seul point chaud, par exemple, pourrait nécessiter une réduction des performances d'une zone plus large, qui ne surchauffe pas autrement. Il sera donc impératif que les SoC et les technologies de semi-conducteurs utilisées pour leur fabrication soient conçus de concert.
La bonne nouvelle est que de plus en plus de produits EDA intègrent des fonctionnalités d'analyse thermique avancée, notamment dès les premières étapes de la conception des puces. Les experts appellent également à une nouvelle méthode de développement de puces appelée co-optimisation des technologies système. STCO vise à abolir les frontières d'abstraction rigides entre les systèmes, la conception physique et la technologie des procédés en les considérant de manière holistique. Les spécialistes devront sortir de leur zone de confort pour collaborer avec des experts d'autres domaines de l'ingénierie des puces. Nous ne savons peut-être pas encore précisément comment relever le défi thermique croissant de l'industrie, mais nous sommes optimistes quant à la possibilité d'y parvenir, avec les bons outils et la collaboration nécessaire.