Des chercheurs dévoilent une puce 3D révolutionnaire pour accélérer l'IA

Une équipe collaborative a réalisé la première puce 3D monolithique fabriquée dans une fonderie américaine, offrant le câblage de puce 3D le plus dense et des gains de vitesse d'un ordre de grandeur.

Des ingénieurs de l'université de Stanford, de l'université Carnegie Mellon, de l'université de Pennsylvanie et du Massachusetts Institute of Technology ont collaboré avec SkyWater Technology, la plus grande fonderie de semi-conducteurs exclusivement américaine, pour développer une nouvelle puce informatique multicouche dont l'architecture pourrait contribuer à inaugurer une nouvelle ère pour le matériel d'IA et l'innovation nationale en matière de semi-conducteurs.

Contrairement aux puces 2D actuelles, majoritairement plates, les composants ultra-fins clés du nouveau prototype s'élèvent comme les étages d'un immeuble, grâce à un câblage vertical fonctionnant comme de nombreux ascenseurs à grande vitesse permettant des transferts de données massifs et rapides. Sa densité record de connexions verticales et l'imbrication précise des unités de mémoire et de calcul permettent à la puce de s'affranchir des limitations qui ont longtemps freiné le développement des puces plates. Lors de tests matériels et de simulations, la nouvelle puce 3D surpasse les puces 2D d'un ordre de grandeur.

Bien que des laboratoires universitaires aient déjà construit des puces 3D expérimentales, c'est la première fois qu'une telle puce démontre des gains de performance aussi significatifs et est fabriquée industriellement. « Cela ouvre la voie à une nouvelle ère de production et d'innovation dans le domaine des puces », a déclaré Subhasish Mitra , professeur titulaire de la chaire William E. Ayer en génie électrique et professeur d'informatique à l'université de Stanford, et auteur principal d'un article décrivant la puce, présenté lors de la 71e conférence annuelle de l'IEEE sur les dispositifs électroniques (IEDM). « C'est grâce à des avancées comme celle-ci que nous atteindrons les performances matérielles mille fois supérieures que les futurs systèmes d'IA exigeront. »

Les défis des puces plates

Les modèles d'IA modernes, comme ChatGPT et Claude, doivent déplacer des quantités astronomiques de données entre la mémoire, qui stocke les informations, et les unités de calcul qui les traitent.

Sur les puces 2D classiques, les composants sont disposés sur une seule surface plane et la mémoire, limitée et dispersée, oblige les données à emprunter de longs chemins encombrés. Comme les éléments de calcul fonctionnent beaucoup plus vite que les données ne peuvent être transférées – et que la puce ne peut pas stocker suffisamment de mémoire à proximité – le système se retrouve constamment en attente d'informations. Les ingénieurs appellent ce goulot d'étranglement le « mur de la mémoire », le point où la vitesse de traitement dépasse la capacité de la puce à fournir des données.

Pendant des décennies, les fabricants de puces ont tenté de résoudre le problème de la limitation de la mémoire en miniaturisant les transistors – ces minuscules commutateurs qui effectuent les calculs et stockent les données – et en en intégrant davantage sur chaque puce. Mais cette stratégie, elle aussi, atteint ses limites physiques, que les chercheurs appellent le « mur de la miniaturisation ».

"C’est grâce à des avancées comme celle-ci que nous parviendrons aux améliorations de performances matérielles d’un facteur 1 000 que les futurs systèmes d’IA exigeront."
Subhasish Mitra Professeur titulaire de la chaire William E. Ayer en génie électrique et professeur d'informatique

La nouvelle puce franchit ces obstacles en s'élevant littéralement au-dessus. « En intégrant la mémoire et le calcul verticalement, nous pouvons déplacer beaucoup plus d'informations beaucoup plus rapidement, tout comme les ascenseurs d'un immeuble permettent à de nombreux résidents de se déplacer simultanément entre les étages », explique Tathagata Srimani , professeur adjoint de génie électrique et informatique à l'université Carnegie Mellon et principal auteur de l'article, qui a débuté ces travaux en tant que chercheur postdoctoral sous la direction de Mitra.

« Le mur de la mémoire et celui de la miniaturisation forment une combinaison redoutable », explique Robert M. Radway , professeur adjoint de génie électrique et des systèmes à l’Université de Pennsylvanie et co-auteur de l’étude. « Nous l’avons attaqué de front en intégrant étroitement la mémoire et la logique, puis en augmentant considérablement la densité des composants. C’est un peu le Manhattan de l’informatique : on peut loger plus de personnes dans moins d’espace. »

Comment est fabriquée la nouvelle puce 3D

Jusqu'à présent, la plupart des tentatives de fabrication de puces 3D reposaient sur l'empilement de puces distinctes. Cette approche fonctionne, mais les connexions entre les couches sont grossières, clairsemées et sujettes à des goulots d'étranglement.

Au lieu de fabriquer des puces séparées puis de les fusionner, l'équipe construit chaque couche directement sur la précédente en un seul processus continu. Cette méthode « monolithique » utilise des températures suffisamment basses pour ne pas endommager les circuits sous-jacents, ce qui permet aux chercheurs d'empiler les composants plus densément et de les connecter beaucoup plus étroitement.

Plus remarquable encore, le processus a été entièrement réalisé dans une fonderie de silicium commerciale américaine. « Transformer un concept académique de pointe en un produit commercialisable représente un défi de taille », a déclaré Mark Nelson , co-auteur de l'étude et vice-président des opérations de développement technologique chez SkyWater Technology . « Cela démontre que ces architectures avancées ne sont pas seulement possibles en laboratoire ; elles peuvent être produites localement, à grande échelle, ce dont les États-Unis ont besoin pour rester à la pointe de l'innovation dans le domaine des semi-conducteurs. »

Les performances et le potentiel de la puce

Les premiers tests matériels montrent que le prototype surpasse déjà les puces 2D comparables d'un facteur quatre environ. Les simulations de versions futures plus hautes – avec davantage de couches de mémoire et de calcul empilées – laissent entrevoir des gains encore plus importants. Les conceptions comportant des niveaux supplémentaires affichent une amélioration jusqu'à douze fois supérieure sur des charges de travail d'IA réelles, y compris celles issues du modèle open source LLaMA de Meta.

Plus remarquable encore, les chercheurs affirment que cette conception ouvre la voie à des améliorations concrètes du produit énergie-délai (EDP), un indicateur clé qui équilibre vitesse et efficacité énergétique, d'un facteur 100 à 1 000. En raccourcissant drastiquement le temps de transfert des données et en multipliant les chemins verticaux, la puce peut atteindre à la fois un débit plus élevé et une consommation d'énergie par opération plus faible, une combinaison longtemps considérée comme inaccessible aux architectures plates classiques.

Les chercheurs soulignent que la portée à long terme de cette recherche dépasse le simple cadre de la performance. En prouvant la faisabilité de la fabrication de puces 3D monolithiques sur le sol américain, affirment-ils, ces travaux ouvrent la voie à une nouvelle ère d'innovation matérielle aux États-Unis, une ère où l'Amérique pourra concevoir et fabriquer les puces les plus avancées.

Tout comme la révolution des circuits intégrés des années 1980 a été alimentée par des étudiants apprenant à concevoir et à fabriquer des puces dans des laboratoires américains, les chercheurs affirment que le passage à l'intégration verticale et monolithique 3D nécessitera une nouvelle génération d'ingénieurs maîtrisant ces technologies. Grâce à des collaborations et à des sources de financement telles que le Microelectronics Commons California-Pacific-Northwest AI Hardware Hub (Northwest-AI-Hub), des étudiants et des chercheurs sont déjà formés pour faire progresser l'innovation américaine dans le domaine des semi-conducteurs.

« Des avancées comme celle-ci concernent bien sûr la performance », a déclaré H.-S. Philip Wong , professeur titulaire de la chaire Willard R. et Inez Kerr Bell à l’École d’ingénierie de Stanford et chercheur principal du Northwest-AI-Hub. « Mais elles concernent aussi les capacités. Si nous parvenons à concevoir des puces 3D avancées, nous pourrons innover et réagir plus rapidement, et façonner l’avenir du matériel d’IA. »

https://news.stanford.edu/stories/2025/12/monolithic-3d-chip-foundry-breakthrough-ai